Tecnologia da eletrônica de Shenzhen Goldensun limitada

 

Bom na citação para a lista de BOM que inclui IC, diodo, transistor, capacitor, resistor e assim por diante!

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Shenzhen Goldensun Electronics Technology Limited

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Bocados da microplaqueta 16 de IC da memória de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J

China Bocados da microplaqueta 16 de IC da memória de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J fornecedor

Imagem Grande :  Bocados da microplaqueta 16 de IC da memória de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J

Detalhes do produto:

Lugar de origem: Original
Marca: Original Manufacturer
Certificação: RoHS
Número do modelo: MT41K64M16TW-107: J

Condições de Pagamento e Envio:

Quantidade de ordem mínima: 1
Preço: Negotiation
Detalhes da embalagem: embalagem original
Tempo de entrega: Em stock
Termos de pagamento: TT, Paypal, Western Union e assim por diante
Habilidade da fonte: 80000
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Descrição de produto detalhada
Tipo da GOLE: DDR3L SDRAM Densidade de microplaqueta (mordida): 1G
Organização: 64Mx16 Número de bancos internos: 8
Número de bocados/palavra (mordida): 16 Taxa de pulso de disparo máxima (megahertz): 933

MT41K64M16TW-107: Microplaqueta de GOLE DDR3L de J SDRAM 1Gbit 64Mx16 1.35V 96-Pin FBGA

 

DDR3 SDRAM usa uma arquitetura dobro da taxa de dados para conseguir a operação de alta velocidade. A arquitetura dobro da taxa de dados é uma arquitetura 8n-prefetch com uma relação projetada transferir duas palavras de dados pelo ciclo de pulso de disparo nos pinos do I/O. Única lida ou escreve a operação para o DDR3 SDRAM consiste eficazmente em um único 8n-bit-wide, em transferência de dados do ciclo do quatro-pulso de disparo no núcleo interno da GOLE e em oito que correspondem n-bocado-largo, transferências de um - parcialmente - dados do pulso de disparo-ciclo nos pinos do I/O. O estroboscópio diferencial dos dados (DQS, DQS#) é transmitido externamente, junto com dados, para o uso na captação de dados no receptor da entrada de DDR3 SDRAM. DQS centro-é alinhado com os dados para WRITEs. Os dados lidos são transmitidos pelo DDR3 SDRAM e borda-alinhados aos estroboscópios dos dados. O DDR3 SDRAM opera-se de um pulso de disparo diferencial (CK e CK#). O cruzamento da ELEVAÇÃO indo das CK e do CK# que vão BAIXO é referido como a borda positiva das CK. O controle, o comando, e os sinais do endereço são registrados em cada borda positiva das CK. Os dados de entrada estão registrados na primeira borda de aumentação de DQS depois que o preâmbulo da ESCRITA, e os dados de saída são providos na primeira borda de aumentação de DQS após o preâmbulo LIDO. Leia e escreva acessos ao DDR3 SDRAM explosão-são orientados. Os acessos começam em um lugar selecionado e continuam para um número programado de lugar em uma sequência programada. Os acessos começam com o registro de um comando da ATIVAÇÃO, que então seja seguido por uma LIDA ou ESCREVA o comando. Os bocados do endereço registraram coincidente com o comando da ATIVAÇÃO são usados para selecionar o banco e a fileira a ser alcançados. Os bocados do endereço registraram coincidente com LIDA ou ESCREVEM comandos são usados para selecionar o banco e o lugar começando da coluna para o acesso da explosão. O dispositivo usa LIDA e ESCREVE BL8 e BC4. Uma auto função da pré-carga pode ser permitida de fornecer uma pré-carga auto-programada da fileira que seja iniciada no fim do acesso da explosão. Como com padrão RDA SDRAM, canalizada, arquitetura do multibank de DDR3 SDRAM permite a operação simultânea, desse modo fornecendo a largura de banda alta na pré-carga da fileira e o tempo escondendo da ativação. Um auto refresca o modo é fornecido, junto com uma poder-economia, modo do poder-para baixo.

Características chaves

  • VDD = VDDQ = +1.35V (1.283V a 1.45V)
  • Para trás - compatível a VDD = VDDQ = 1.5V ±0.075V
  • Estroboscópio bidirecional diferencial dos dados
  • arquitetura do prefetch 8n-bit
  • Entradas de pulso de disparo diferencial (CK, CK#)
  • 8 bancos internos
  • Terminação nominal e dinâmica (ODT) do em-dado para dados, estroboscópio, e sinais da máscara
  • Latência programável de CAS (LIDO) (CL)
  • Latência aditiva programável (AL) de CAS
  • Latência programável (CWL) de CAS (ESCREVA)
  • Comprimento fixo (BL) da explosão de 8 e costeleta (BC) da explosão de 4 (através do grupo de registro do modo [SRA.])
  • BC4 ou BL8 em--mosca selecionável (OTF)
  • O auto refresca o modo
  • TC de 0°C a 95°C
  • 64ms, ciclo 8192 refrescam em 0°C a 85°C
  • 32ms em 85°C a 95°C
  • O auto refresca a temperatura (SRT)
  • O auto automático refresca (ASR)
  • Nivelamento Write
  • Registro de múltiplos propósitos
  • Calibração do motorista da saída

Atributos técnicos

Descrição
Valor
Encontre as peças similares
Dimensões do produto
8 x 14 x 0,965
 
Temperatura de funcionamento
°C 0 a 95
 
Número de linhas do I/O
Bocado 16
 
Número de bocados pela palavra
Bocado 16
 
Densidade
1 Gb
 
Tipo
DDR3L SDRAM
 
Largura do ônibus de endereço
Bocado 13
 
Largura do ônibus de dados
Bocado 16
 
Nível da seleção
Comercial
 
Temp de processamento máximo
260
 
Revestimento da ligação
Lata|Prata|Cobre
 
Taxa de pulso de disparo máxima
933 megahertz
 
Contagem de Pin
96
 
Tensão de fonte do funcionamento
1,35 V
 
Organização
64M x 16
 
Pacote do fornecedor
FBGA
 
Corrente de funcionamento máxima
63 miliampères
 
Montagem
Montagem de superfície
 
Selecione tudo/Deselect tudo
 

 

 

ECCN/UNSPSC

 

Descrição
Valor
ECCN:
EAR99
PROGRAMAÇÃO B:
8542320023
HTSN:
8542320022
UNSPSC:
32101602
VERSÃO DE UNSPSC:
V15.1101
Bocados da microplaqueta 16 de IC da memória de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J
Bocados da microplaqueta 16 de IC da memória de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: JBocados da microplaqueta 16 de IC da memória de DDR3L SDRAM 8 bancos internos MT41K64M16TW-107: J

Contacto
Shenzhen Goldensun Electronics Technology Limited

Pessoa de Contato: Cary

Telefone: +8613760106370

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